Propiedades do produto:
TIPO | DESCRIBE |
categoría | Circuito integrado (IC) Incrustado Sistema en chip (SoC) |
fabricante | AMD Xilinx |
serie | Zynq®-7000 |
paquete | bandexa |
Estado do produto | En venta |
estrutura | MCU, FPGA |
Procesador central | ARM® Cortex®-A9 MPCore™ de dobre núcleo con CoreSight™ |
Tamaño da memoria flash | - |
Tamaño da memoria RAM | 256 kB |
dispositivo periférico | DMA |
Capacidade de conexión | CANbus, EBI/EMI, Ethernet, IC, MMC/SD/SDIO, SPI, UART/USART, USB OTG |
velocidade | 667 MHz |
Principais atributos | Artix™-7 FPGA, unidade lóxica de 85K |
Temperatura de traballo | -40 °C ~ 100 °C (TJ) |
Paquete/aloxamento | 484-LFBGA,CSPBGA |
Paquete do dispositivo do provedor | 484-CSPBGA(19x19) |
Número de E/S | 130 |
Número básico do produto | XC7Z020 |
Clasificación ambiental e de exportación:
ATRIBUTO | DESCRIBE |
Estado RoHS | Cumpre coa especificación ROHS3 |
Nivel de sensibilidade á humidade (MSL) | 3 (168 horas) |
Estado REACH | Produtos non REACH |
ECCN | 3A991D |
HTSUS | 8542.39.0001 |
Zynq-7000 SoC Arquitectura de primeira xeración:
A familia Zynq®-7000 baséase na arquitectura SoC Xilinx.Estes produtos integran un sistema de procesamento (PS) baseado en ARM® Cortex™-A9 de dous núcleos ou núcleos ricos en funcións e lóxica programable (PL) Xilinx de 28 nm nun único dispositivo.As CPU ARM Cortex-A9 son o corazón do PS e tamén inclúen memoria no chip, interfaces de memoria externa e un rico conxunto de interfaces de conectividade periférica.Sistema de procesamento (PS) Unidade de procesador de aplicacións (APU) baseada en ARM Cortex-A9 • 2,5 DMIPS/MHz por CPU • Frecuencia da CPU: ata 1 GHz • Compatibilidade coherente con multiprocesador • Arquitectura ARMv7-A • Seguridade TrustZone® • Instrución Thumb®-2 conxunto • Execución de Jazelle® RCT Arquitectura do entorno • Motor de procesamento de medios NEON™ • Unidade de punto flotante vectorial de precisión simple e dobre (VFPU) • CoreSight™ e Macrocélula de rastrexo de programas (PTM) • Temporizador e interrupcións • Tres temporizadores de control • Un temporizador global • Dous contadores con temporizador triple Cachés • 32 KB de caché de nivel 1 de conxuntos de 4 vías e caché de datos (independientes para cada CPU) • 512 KB de caché de nivel 2 de conxuntos de 8 vías (compartida entre as CPU) • Compatibilidade con paridade de bytes Memoria no chip • ROM de arranque no chip • 256 KB de RAM no chip (OCM) • Compatibilidade con paridade de bytes Interfaces de memoria externa • Controlador de memoria dinámica multiprotocolo • Interfaces de 16 ou 32 bits para DDR3, DDR3L, DDR2 ou Memorias LPDDR2 • Compatibilidade con ECC en modo de 16 bits • 1 GB de espazo de enderezos usando singrango de le de memorias de 8, 16 ou 32 bits de ancho • Interfaces de memoria estáticas • Bus de datos SRAM de 8 bits con soporte de ata 64 MB • Compatibilidade con flash NOR paralelo • Compatibilidade con flash ONFI1.0 NAND (ECC de 1 bit) ) • SPI de 1 bit, SPI de 2 bits, SPI de 4 bits (SPI cuádruple) ou dous controladores DMA de 8 canles de flash NOR de serie cuádruple SPI (8 bits) • Memoria a memoria, memoria a memoria -Periféricos, periféricos a memoria e compatibilidade con transaccións de dispersión. capacidade • Recoñecemento de 1588 rev.2 marcos PTP • Interfaces GMII, RGMII e SGMII • Dous periféricos USB 2.0 OTG, cada un soporta ata 12 Endpoints • Núcleo IP do dispositivo compatible con USB 2.0 • Admite on-the-go, alta velocidade, velocidade total e baixa velocidade. modos de velocidade • Host USB compatible con Intel EHCI • Interface PHY externa ULPI de 8 bits • Dúas interfaces de bus CAN totalmente compatibles con CAN 2.0B • Conforme ao estándar CAN 2.0-A e CAN 2.0-B e ISO 118981-1 • Interface PHY externa • Dúas SD Controladores compatibles con /SDIO 2.0/MMC3.31 • Dous portos SPI full-duplex con tres seleccións de chip periférico • Dous UART de alta velocidade (ata 1 Mb/s) • Dúas interfaces I2C mestre e escravo • GPIO con catro bancos de 32 bits , dos cales se poden usar ata 54 bits co PS I/O (un banco de 32b e un banco de 22b) e ata 64 bits (ata dous bancos de 32b) conectados á lóxica programable • Ata 54 flexibles E/S multiplexadas (MIO) para asignacións de pins periféricos Interconexión • Conectividade de gran ancho de banda dentro de PS e entre PS e PL • Baseado en ARM AMBA® AXI • Soporte de QoS en sistemas críticosl master para latencia e banda.